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FPGA时序分析是FPGA设计中至关重要的一环节，很多初学者由于对时序没一个系统的概念，不会正确的约束时序，最终导致设计不稳定甚至不能正常工作。本书基于Vivado，以及Xilinx FPGA，从数字逻辑工作基本原理说起，深入浅出一步一步推导建立时间裕量公式和保持时间裕量公式，根据不同的时序路径类型，结合具体实例来讲述FPGA时序约束技巧。

目    录
第1章  Vivado时序分析综述	1
1.1　引言	1
1.2  静态时序分析	2
1.3  Vivado时序约束流程	6
1.3.1  使用GUI界面进行约束	7
1.3.2  通过XDC文件添加约束	11
1.4  Vivado XDC语言	12
1.5  XDC文件管理	13
1.6  时序约束命令分类	15
第2章　FPGA内部时序路径分析	18
2.1  时序路径分类	18
2.2  建立时间和保持时间	19
2.3  建立关系和保持关系	23
2.3.1  建立关系和保持关系定义	23
2.3.2  时钟同源时的建立关系和保持关系	24
2.3.3  时钟不同源时的建立关系和保持关系	25
2.4  网表中的目标路径定位	28
2.4.1  网表中的目标分类	28
2.4.2  get_cells命令详解	29
2.4.3  get_cells命令使用示例	30
2.4.4  网表中定位目标命令的参数对比	34
2.5  reg2reg路径时序分析	34
2.5.1  reg2reg路径时序模型	34
2.5.2  reg2reg路径建立时序裕量公式	36
2.5.3  reg2reg路径保持时序裕量公式	38
2.5.4  reg2reg路径建立时序裕量和保持时序裕量总结	40
2.6  复位路径时序检查	41
2.7  reg2reg路径时序报告解读	42
2.7.1  reg2reg路径分段	42
2.7.2  reg2reg路径报告实例环境	43
2.7.3  reg2reg路径建立时序报告解读	44
2.7.4  reg2reg路径保持时序报告解读	52
第3章　主时钟约束	55
3.1  时钟特性约束	55
3.1.1  时钟周期/占空比/相位约束	56
3.1.2  时钟抖动约束	60
3.1.3  时钟不确定性约束	62
3.1.4  时钟延时约束	64
3.1.5  时钟转换时间	65
3.2  虚拟时钟约束	65
3.2.1  pin2reg时序路径中的虚拟时钟约束	66
3.2.2  reg2pin时序路径中的虚拟时钟约束	68
第4章　衍生时钟约束	70
4.1  引言	70
4.2  衍生时钟约束语法	71
4.3  基本衍生时钟约束实例分析	72
4.4  -edges参数约束实例分析	74
4.4.1  下降沿二分频约束实例	74
4.4.2  -edge_shift参数约束用法	75
4.4.3  三分频非标准波形约束实例	76
4.5  -combinational参数约束实例分析	77
4.6  -invert参数约束实例分析	78
4.7  时钟MUX约束实例分析	80
4.8  时钟分组约束	82
4.8.1  时钟分组使用场景	83
4.8.2  set_clock_groups语法详解	84
4.8.3  异步时钟组	85
4.8.4  独占时钟组	89
4.9  PLL/MMCM时钟约束	90
4.10  时钟检查	92
第5章　输入信号接口约束	96
5.1  引言	96
5.2  接口通信时序模型	96
5.2.1  系统同步模型	97
5.2.2  源同步模型	100
5.2.3  异步模型	101
5.2.4  自同步模型	102
5.3  源同步输入信号分析	103
5.3.1  源同步输入信号建立时序裕量	103
5.3.2  源同步输入信号保持时序裕量	105
5.4  输入延时命令详解	106
5.5  源同步SDR输入延时约束模板	108
5.5.1  源同步输入信号时序类型	108
5.5.2  源同步SDR时钟边沿对齐	109
5.5.3  源同步SDR时钟中央对齐	113
5.6  源同步DDR输入延时约束模板	115
5.6.1  源同步DDR时钟边沿对齐	116
5.6.2  源同步DDR时钟中央对齐	119
5.7  pin2reg路径时序报告解读	120
5.7.1  pin2reg路径分段	120
5.7.2  pin2reg路径约束实例分析	121
5.7.3  pin2reg路径建立时序报告分析	123
5.7.4  pin2reg路径保持时序报告分析	124
第6章　输出信号接口约束	126
6.1  引言	126
6.2  源同步输出信号分析	126
6.2.1  源同步输出信号建立时序裕量	127
6.2.2  源同步输出信号保持时序裕量	129
6.3  输出延时命令详解	130
6.4  源同步SDR输出延时约束模板	132
6.4.1  源同步SDR时钟边沿对齐	133
6.4.2  源同步SDR时钟中央对齐	135
6.5  源同步DDR输出延时约束模板	137
6.5.1  源同步DDR时钟边沿对齐	137
6.5.2  源同步DDR时钟中央对齐	138
6.6  reg2pin路径时序报告解读	139
6.6.1  reg2pin路径分段	139
6.6.2  reg2pin路径约束实例分析	140
6.6.3  reg2pin路径建立时序报告分析	141
6.6.4  reg2pin路径保持时序报告分析	143
第7章　时序例外约束	146
7.1  引言	146
7.2  虚假路径约束	147
7.2.1  虚假路径约束应用场景	147
7.2.2  虚假路径约束命令详解	149
7.2.3  虚假路径约束实例	149
7.2.4  虚假路径约束时序报告解读	150
7.3  最大/最小延时约束	152
7.3.1  最大/最小延时约束语法	152
7.3.2  最大/最小延时约束实际意义	153
7.3.3  最大延时-datapath_only参数约束	154
7.3.4  组合逻辑路径约束实例	156
7.4  多周期路径约束	158
7.4.1  多周期路径约束语法	160
7.4.2  同频同相多周期路径约束	161
7.4.3  同频异相多周期路径约束	162
7.4.4  不同频多周期路径约束	163
7.5  时序例外约束优先级	168
7.5.1  同类型约束优先级	168
7.5.2  不同类型约束优先级	169
7.6  时序例外约束中的等价约束	171
第8章　异步路径时序约束	174
8.1  引言	174
8.2  异步路径亚稳态处理	174
8.3  总线偏斜约束	178
8.3.1  总线偏斜约束简介	178
8.3.2  总线偏斜约束命令详解	179
8.3.3  总线偏斜约束报告解读	180
8.4  单比特总线跨时钟域路径约束	181
8.5  多比特总线跨时钟域路径约束	185
8.5.1  握手同步	186
8.5.2  异步FIFO同步	188
8.5.3  使能同步	192
8.6  Xilinx参数化宏在跨时钟域中的应用	194
第9章　物理约束	197
9.1  引言	197
9.2  进行布局布线约束的原因	197
9.3  布局约束	200
9.3.1  Pblock约束步骤	200
9.3.2  Pblock约束命令	204
9.3.3  Fix Cells约束	205
9.4  固定路由约束	207
第10章　时序约束实战	210
10.1  引言	210
10.2  时钟约束	211
10.3  接口约束	212
10.3.1  时钟和复位信号接口	213
10.3.2  I2C配置接口	214
10.3.3  摄像头传感器输入数据接口	217
10.3.4  DDR内存颗粒接口	218
10.3.5  HDMI视频显示接口	219
10.4  跨时钟域约束	220

前    言
什么是时序约束？
我们以SoC芯片的研发为例来说明。没有呕心沥血的验证与测试，一款SoC芯片不能成功流片，也无法量产。
SoC芯片的研发不但需要投入大量的人力、物力，而且周期较长，市场需求变幻莫测，风险较高，因此需要做好各种“约束”，准确把握芯片研发需求。芯片研发需求主要包括产品需求和项目需求。
?	产品需求来自市场需求，市场需求可能是超前或滞后的，因此需要不断调整，以吻合现有技术可行性及未来预期。
?	项目需求来自产品需求，分解产品需求的过程有可能产生误解或过度解读，因此需要项目经理不断把控、约束设计规格和细节。
芯片项目从启动到完成，经过无数次的迭代、评审、变更，对风险进行识别与把控后，最终项目方案达成一致，这就是芯片研发需求不断收敛、约束的过程。
芯片研发过程中的测试用例先后经过了软件仿真、RTL模块仿真、RTL系统仿真、网表仿真、系统级抽样验证、边缘验证等，来保证RTL设计的正确性。此外，我们还可以采用FPGA、HAPS等原型验证平台进行模拟测试，以更加贴近实际应用场景地、自上而下地进行软硬件用例测试，进一步保证设计的功能、性能，减少量产时的风险。这就是芯片测试用例不断完备、补充约束、收敛风险的过程。
在芯片RTL综合流程中，我们需要根据特定的工艺库（TSMC、SMIC等）、IP模型、时钟复位参数等来进行时钟、信号、关键路径的约束。在版本的迭代过程中，时钟、数据、接口等会出现不同程度的时序违例（建立时间和保持时间无法满足芯片时序要求）。如果相关代码是不能修改的（如外购IP、Hard IP），则需要有针对性地添加约束条件来实现最终的综合性能；如果相关代码是自研代码，则可以从设计侧探讨RTL设计的合理性方式，并做出一定的调整，来满足最终的时序要求。这就是芯片RTL综合流程中的时序约束，需要重复进行分析时序、修改代码及约束条件的工作，最终完成时序收敛。
没有规矩，不成方圆；没有约束，不成芯片。时序约束的目的是使芯片性能满足设计需求。芯片设计的时序约束如此，半定制可编程器件FPGA的时序约束亦如此。无非芯片设计是“先有设计和约束，后有芯片”；而FPGA是“先有芯片和设计，后有约束”。二者针对时序约束的思想，是完全一致的，都是为了告诉综合器，如何进行布局布线，尤其是时钟复位、端口、关键信号等的走线，要满足设计需求。
如果FPGA没有时序约束，则综合器不知道信号间的同异步关系，时序紊乱；DDR内存/SerDes无法在固定频点下高速运行，数据出错；输入/输出引脚无法在确定的时序模型下工作，不能正常通信。FPGA时序约束涉及RTL的设计方案和相关模块的位置约束，以及高速IP的时序约束，甚至要根据PCB的走线来设定输入/输出延时等约束，是一项系统的工程。
笔者曾在中兴（ZTE）多媒体SoC芯片部门任职多年，先后担任RTL设计人员、HAPS原型验证人员、项目经理等职务；同为作者的前同事周建文，多年来一直负责HAPS原型验证，随后又进行RTL综合时序约束等相关工作，拥有非常丰富的时序约束经验。
针对FPGA时序约束，本书内容从理论分析到基于Vivado的实战，由浅入深地介绍什么是时序约束，以及如何进行时序约束，力求最大限度地提升FPGA的性能。从芯片时序约束到FPGA时序约束的转变是十分艰难的，因此，在FPGA时序约束方面，将芯片时序约束的经验应用其中，是本书的一大特色。这一独到的视角，非常值得FPGA领域的专业人士关注。
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基于Vivado的FPGA时序约束实战